簡 歷：
2017年6月 — 今 ：中科院計(jì)算所，副研究員
2016年6月 — 2017年5月 ：中科院電子所，副研究員，碩士研究生導(dǎo)師
2010年9月 — 2016年6月：中科院電子所，助理研究員
2005年9月— 2010年7月：中科院電子所，微電子學(xué)與固體電子學(xué)，博士生
2001年9月— 2005年7月：中國科技大學(xué)，信息科學(xué)技術(shù)學(xué)院，本科生
主要論著：
期刊文章：
[1] L Yang, H Yang, LI Wei, LI Zhihua, Efficiently Exploring FPGA Design Space Based on Semi-Supervised Learning，Chinese Journal of Electronics, 2016,25 (1):58-63
[2] 黃志洪，李威，楊立群，江政泓，魏星，林郁，楊海鋼，]一種基于與非錐簇架構(gòu)FPGA輸入交叉互連設(shè)計(jì)優(yōu)化方法,電子與信息學(xué)報(bào), 2016,38(9): 2397-2404
[3] 楊立群, 李威, 黃志洪, 孫嘉斌, 楊海鋼, ]一種用于加速FPGA設(shè)計(jì)空間探索的電路特性驅(qū)動半監(jiān)督建模方法,電子與信息學(xué)報(bào), 2015 (10) :2521-2528
[4] Dandan Zhang, Hai-Gang Yang, Wenrui Zhu, Wei Li, Zhihong Huang, Lin Li, Tianyi Li, A Multiphase DLL With a Novel Fast-Locking Fine-Code Time-to-Digital Converter, IEEE Transactions on VLSI(TVLSI), 2015,23(11): 2680 - 2684
[5] 黃志洪, 楊海鋼, 楊立群, 李威, 江政泓, 林郁, 基于與非錐的新型FPGA邏輯簇互連結(jié)構(gòu)研究,電子與信息學(xué)報(bào), 2015 , 37 (12) :3030-3040
會議文章：
[1] Zhihong Huang, Xing Wei, Grace Zgheib, Wei Li, Yu Lin, etc ,NAND-NOR: A Compact, Fast, and Delay Balanced FPGA Logic Element, 25th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA2017), 2017
[2] L Yang， H Yang， W Li， Z Li, A semi-supervised modeling approach for performance characterization of FPGA architectures,FPL,2014
專利：
[1] 楊海鋼，李威，高麗江，具有邏輯運(yùn)算和數(shù)據(jù)存儲功能的可編程功能產(chǎn)生單元，ZL201310155817.1
[2] 楊海鋼，李威，高麗江，可編程信號處理單元，ZL201310432190.X
[3] 高麗江，李威，楊海鋼，一種用于減少FPGA配置存儲器位數(shù)的譯碼電路，ZL201310087074.9
李威 副研究員
研究方向：
所屬部門：智能處理器研究中心、處理器芯片重點(diǎn)實(shí)驗(yàn)室
導(dǎo)師類別：碩導(dǎo)計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)
聯(lián)系方式：liwei2017@ict.ac.cn
個人網(wǎng)頁：